buscar libros
libros
Donar
Iniciar sesión
Iniciar sesión
los usuarios autorizados tienen acceso a:
recomendaciones personales
Bot de Telegram
historial de descargas
enviar a correo electrónico o Kindle
gestión de listas de libros
guardar en favoritos
Personal
Solicitudes de libros
Estudio
Z-Recommend
Listas de libros
Más populares
Categorías
Participación
Donar
Cargas
Litera Library
Donar libros en papel
Agregar libros en papel
Search paper books
Mi LITERA Point
Búsqueda de palabras clave
Main
Búsqueda de palabras clave
search
1
Digital VLSI Chip Design with Cadence and Synopsys CAD Tools
Erik Brunvand
figure
verilog
library
draft
simulation
schematic
values
layout
output
timing
analog
index_1
input
circuit
index_2
cadence
select
synthesis
dialog
shown
standard
libraries
script
transistor
september
simulator
delay_template_5x5
clock
routing
delay
tools
behavioral
command
core
encounter
synopsys
views
composer
vdd
directory
extracted
inverter
transistors
clr
soc
generate
clk
spectre
gate
virtuoso
Año:
2006
Idioma:
english
Archivo:
PDF, 12.82 MB
Sus etiquetas:
0
/
0
english, 2006
2
集成电路静态时序分析与建模
刘峰
延
析
钟
辑
逻
噪
扰
弧
载
path
串
驱
符
减
verbose
get_attribute
index_1
resource
www.hzcourse.com
echo
readbook
库
openresources
teach_ebook
index_2
values
互
芯
info
uncompressed
oebps
ccs
沿
赋
播
介
优
免
循
绍
expr
tcl
捕
耗
迟
timing
clock
射
网
clk
Idioma:
chinese
Archivo:
PDF, 24.42 MB
Sus etiquetas:
5.0
/
5.0
chinese
1
Sigue
este link
o encuentra al bot "@BotFather" en Telegram
2
Envía el comando /newbot
3
Indica un nombre para tu bot
4
Indica un nombre de usuario para el bot
5
Copia el último mensaje de BotFather e insértalo aquí
×
×